led显示屏相比其他显示技术，具有自发光、色彩还原度优异、刷新率高、省电、易于维护等优势。高亮度、通过拼接可实现超大尺寸这两个特性，是led显示屏在过去二十年高速增长的决定性因素。在超大屏幕室外显示领域，迄今还没有其他技术能够与led显示技术相抗衡。
但是在过去，LED显示屏也有其不足，比如封装灯珠之间间距大，造成分辨率较低，不适合室内和近距离观看。为了提高分辨率，必需缩小灯珠之间间距，但是灯珠的尺寸缩小，虽然能够提升整屏分辨率，成本也会快速上升，过高的成本影响了小间距LED显示屏的大规模商业应用。
近几年来，借助于芯片制造和封装厂商、IC电路厂商和屏幕制造厂商等的多方努力，单封装器件成本越来越低，led封装器件越来越小，显示屏像素间距越来越小、分辨率越来越高，使得小间距led显示屏在户内大屏显示方面的优势越来越明显。
目前，小间距led主要应用于广告传媒、体育场馆、舞台背景、市政工程等领域，并且在交通、广播、军队等领域不断开拓市场。预计到2018年，市场规模接近百亿。可以预测，在未来几年内，小间距led显示屏将不断扩展市场份额，并挤占DLP背投的市场空间。据光大证券研究所预测，到2020年，小间距LED显示屏对DLP背投的替代率将达到70%~80%。下面从产品设计、工艺技术的角度来论述小间距LED显示屏的发展对蓝绿led芯片提出的需求，以及芯片端可能采取的应对方案。
一、小间距LED显示屏对LED芯片提出的需求
作为LED显示屏核心的led芯片，在小间距LED发展过程中起到了至关重要的作用。小间距LED显示屏目前的成就和未来的发展，都依赖于芯片端的不懈努力。
一方面，户内显示屏点间距从早期的P4，逐步减小到P1.5，P1.0，还有开发中的P0.8。与之对应的，灯珠尺寸从3535、2121缩小到1010，有的厂商开发出0808、0606尺寸，甚至有厂商正在研发0404尺寸。
众所周知，封装灯珠的尺寸缩小，必然要求芯片尺寸的缩小。目前，市场常见小间距显示屏用蓝绿芯片的表面积为30mil2左右，部分芯片厂已经在量产25mil2，甚至20mil2的芯片。
另一方面，芯片表面积的变小，单芯亮度的下降，一系列影响显示品质的问题也变得突出起来。
首先是对于灰度的要求。与户外屏不同，户内屏需求的难点不在于亮度而在于灰度。目前户内大间距屏的亮度需求是1500 cd/m2-2000 cd/m2左右，小间距LED显示屏的亮度一般在600 cd/m2-800 cd/m2左右，而适宜于长期注目的显示屏最佳亮度在100 cd/m2-300cd/m2左右。
目前小间距led屏幕的难题之一是“低亮低灰”。即在低亮度下的灰度不够。要实现“低亮高灰”，目前封装端采用的方案是黑支架。由于黑支架对芯片的反光偏弱，所以要求芯片有足够的亮度。
其次是显示均匀性问题。与常规屏相比，间距变小会出现余辉、第一扫偏暗、低亮偏红以及低灰不均匀等问题。目前，针对余辉、第一扫偏暗和低灰偏红等问题，封装端和IC控制端都做出了努力，有效的减缓了这些问题，低灰度下的亮度均匀问题也通过逐点校正技术有所缓解。但是，作为问题的根源之一，芯片端更需要付出努力。具体来说，就是小电流下的亮度均匀性要好，寄生电容的一致性要好。
第三是可靠性问题。现行行业标准是LED死灯率允许值为万分之一，显然不适用于小间距LED显示屏。由于小间距屏的像素密度大，观看距离近，如果一万个就有1个死灯，其效果令人无法接受。未来死灯率需要控制在十万分之一甚至是百万分之一才能满足长期使用的需求。
总的来说，小间距LED的发展，对芯片段提出的需求是：尺寸缩小，相对亮度提升，小电流下亮度一致性好，寄生电容一致性好，可靠性高。
二、芯片端的解决方案
1.尺寸缩小芯片尺寸缩小
表面上看，就是版图设计的问题，似乎只要根据需要设计更小的版图就能解决。但是，芯片尺寸的缩小是否能无限的进行下去呢?答案是否定的。有如下几个原因制约着芯片尺寸缩小的程度：
(1)封装加工的限制。封装加工过程中，两个因素限制了芯片尺寸的缩小。一是吸嘴的限制。固晶需要吸取芯片，芯片短边尺寸必须大于吸嘴内径。目前有性价比的吸嘴内径为80um左右。二是焊线的限制。首先是焊线盘即芯片电极必须足够大，否则焊线可靠性不能保证，业内报道最小电极直径45um;其次是电极之间的间距必须足够大，否则两次焊线间必然会相互干扰。
(2)芯片加工的限制。芯片加工过程中，也有两方面的限制。其一是版图布局的限制。除了上述封装端的限制，电极大小，电极间距有要求外，电极与MESA距离、划道宽度、不同层的边界线间距等都有其限制，芯片的电流特性、SD工艺能力、光刻的加工能力决定了具体限制的范围。通常，P电极到芯片边缘的最小距离会限定在14μm以上。
其二是划裂加工能力的限制。SD划片+机械裂片工艺都有极限，芯片尺寸过小可能无法裂片。当晶圆片直径从2英寸增加到4英寸、或未来增加到6英寸时，划片裂片的难度是随之增加的，也就是说，可加工的芯片尺寸将随之增大。以4寸片为例，如果芯片短边长度小于90μm，长宽比大于1.5:1的，良率的损失将显著增加。
基于上述原因，笔者大胆预测，芯片尺寸缩小到17mil2后，芯片设计和工艺加工能力接近极限，基本再无缩小空间，除非芯片技术方案有大的突破。
2.亮度提升
亮度提升是芯片端永恒的主题。芯片厂通过外延程式优化提升内量子效应，通过芯片结构调整提升外量子效应。
不过，一方面芯片尺寸缩小必然导致发光区面积缩小，芯片亮度下降。另一方面，小间距显示屏的点间距缩小，对单芯片亮度需求有下降。两者之间是存在互补的关系，但要留有底线。目前芯片端为了降低成本，主要是在结构上做减法，这通常要付出亮度降低的代价，因此，如何权衡取舍是业者要注意的问题。
3.小电流下的一致性
所谓的小电流，是相对常规户内、户外芯片试用的电流来说的。如下图所示的芯片I-V曲线，常规户内、户外芯片工作于线性工作区，电流较大。而小间距LED芯片需要工作于靠近0点的非线性工作区，电流偏小。
在非线性工作区，LED芯片受半导体开关阈值影响，芯片间的差异更明显。对大批量芯片进行亮度和波长的离散性的分析，容易看到非线性工作区的离散性远大于线性工作区。这是目前芯片端的固有挑战。
应对这个问题的办法首先是外延方向的优化，以降低线性工作区下限为主;其次是芯片分光上的优化，将不同特性芯片区分开来。
4.寄生电容一致性
目前芯片端没有条件直接测量芯片的电容特性。电容特性与常规测量项目之间的关系尚不明朗，有待业者去总结。芯片端优化的方向一是外延上调整，一是电性分档上的细化，但成本很高，不推荐。
5.可靠性
芯片端可靠性可以用芯片封装和老化过程中的各项参数来描述。但总的说来，芯片上屏以后的可靠性的影响因素，重点在ESD和IR两项。
ESD是指抗静电能力。据IC行业报道，50%以上芯片的失效与ESD有关。要提高芯片可靠性，必须提升ESD能力。但是，在相同外延片，相同芯片结构的条件下，芯片尺寸变小必然带来ESD能力的削弱。这是与电流密度和芯片电容特性直接相关的，无法抗拒。
IR是指反向漏电，通常是在固定反向电压下测量芯片的反向电流值。IR反映的是芯片内部缺陷的数量。IR值越大，则说明芯片内部缺陷越多。
要提升ESD能力和IR表现，必须在外延结构和芯片结构方面做出更多优化。在芯片分档时，通过严格的分档标准，可以有效的把ESD能力和IR表现较弱的芯片剔除掉，从而提升芯片上屏后的可靠性。
三、总结
综上，笔者分析了随着小间距LED显示屏的发展，LED芯片端面临的系列挑战，并逐一给出了改善方案或方向。应该说，目前LED芯片的优化还有很大的空间。如何提升，还待业者发挥聪明才智，持续不断的努力。
